Recursive karatsuba multiplier (16bit)

Suoritettu Julkaistu 6 vuotta sitten Maksettu toimituksen yhteydessä

₹1500-12500 INR

Maksettu toimituksen yhteydessä

Suoritettu Maksettu toimituksen yhteydessä

I need a verilog code for recursive karatsuba multiplier for 16bit signed integers.

Digitaalinen suunnittelu Verilog / VHDL

Projektin tunnus: #16210126

Tietoa projektista

5 ehdotusta Etäprojekti Aktiivinen 6 vuotta sitten

Haluatko ansaita rahaa?

Freelancerin tarjouskilpailun edut

Aseta budjettisi ja aikataulu
Saa maksu työstäsi
Hahmottele tarjouksesi
Rekisteröinti ja töihin tarjoaminen on ilmaista

Myönnetty käyttäjälle:

Käyttäjän mastor31 profiilikuva
mastor31

Hi, I am good in VHDL and Verilog. I implemented ip core of floating multiplication, FIR filter in HDL. I am extensive experience in ISE, Vivado of Xilinx and Quartus of Altera. Please elaborate your requirement to p Lisää

₹4000 INR 3 päivässä
(17 Arvostelua)
5.0

5 freelanceria on tarjonnut keskimäärin ₹12466 tähän työhön

Käyttäjän ahmedmohamed85 profiilikuva
ahmedmohamed85

A proposal has not yet been provided

₹13888 INR 1 päivässä
(482 arvostelua)
8.1
Käyttäjän SANGITAR profiilikuva
SANGITAR

I have proficiency with VHDL and Verilog. I am good with Xilinx and Altera FPGA. Are you referring any IEEE paper

₹16666 INR 30 päivässä
(3 arvostelua)
4.1
Käyttäjän yemelitc profiilikuva
yemelitc

Hello, This is a rather tricky project, so I raised the reward. Any particular reason for that algorithm on just a 16bit signed integer? But anyway as a Verilog HDL programmer and one who knows the algorithm, I can Lisää

₹20000 INR 2 päivässä
(2 arvostelua)
2.0
Ilmoita samanlainen projekti