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    Työn tila
    7 verilog ascii työtä löytyi, hinnoittelu EUR

    Convert a small Cadence .brd file to cadence ASCII (.alg) Small board, few parts (6 x 3 cm)

    €101 (Avg Bid)
    €101 Keskimäär. tarjous
    2 tarjoukset

    ...needs to be controlled by voice commands given to android app which would convert the voice to text and then according to the keywords present in the transcript send certain ascii values over bluetooth to the raspberry pi which would further process the command to perform required action . I don't need any fancy api, just a blank screen would work as

    €61 (Avg Bid)
    €61 Keskimäär. tarjous
    1 tarjoukset

    I want to implement the Ethernet connection. The deliverables are as follows -Verilog code to run on a Spartan 6 Board - (xc6slx100) -simulation time diagrams (more details will be given to the winner) - The code should be able to transmit and receive data at 1000mbs.

    €391 (Avg Bid)
    €391 Keskimäär. tarjous
    8 tarjoukset

    Simple project, that basically should detail the observed waveforms and max frequency of given code.

    €23 (Avg Bid)
    €23 Keskimäär. tarjous
    8 tarjoukset
    python to verilog 2 päivää left

    i need to convert a python code into verilod hdl.

    €11 / hr (Avg Bid)
    €11 / hr Keskimäär. tarjous
    6 tarjoukset

    El objetivo general del presente proyecto consiste en la realización, verificación funcional y validación experimental de un microcontrolador sencillo basado en un subconjunto de la arquitectura del juego de instrucciones del RISC-V. El microcontrolador debe ser descrito en SystemVerilog de modo que sea sintetizable y pueda ser implementado en una FPGA Cyclone IV de Altera. Su...

    €202 (Avg Bid)
    €202 Keskimäär. tarjous
    3 tarjoukset

    El objetivo general del presente proyecto consiste en la realización, verificación funcional y validación experimental de un microcontrolador sencillo basado en un subconjunto de la arquitectura del juego de instrucciones del RISC-V. El microcontrolador debe ser descrito en SystemVerilog de modo que sea sintetizable y pueda ser implementado en una FPGA Cyclone IV de Altera. Su...

    €211 (Avg Bid)
    €211 Keskimäär. tarjous
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